企业简介
上海芯豪微电子有限公司 main business:超大规模集成电路和系统芯片及软件的设计、销售、技术转让和咨询服务。 and other products. Company respected "practical, hard work, responsibility" spirit of enterprise, and to integrity, win-win, creating business ideas, to create a good business environment, with a new management model, perfect technology, attentive service, excellent quality of basic survival, we always adhere to customer first intentions to serve customers, persist in using their services to impress clients.
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上海芯豪微电子有限公司的工商信息
- 310000400304292
- 91310000740278227U
- 存续（在营、开业、在册）
- 有限责任公司(中外合资)
- 2002年06月18日
- 林正浩（LIN KENNETH CHENG HAO）
- 5765.000000
- 2002年06月18日 至 2025年01月12日
- 上海市工商局
- 2002年06月18日
- 上海市杨浦区赤峰路65号701室
- 超大规模集成电路和系统芯片及软件的设计，销售自产产品，提供相关技术咨询和咨询服务。【依法须经批准的项目，经相关部门批准后方可开展经营活动】
上海芯豪微电子有限公司的商标信息
| 序号 | 注册号 | 商标 | 商标名 | 申请时间 | 商品服务列表 | 内容 |
| 1 | 14001700 |  |
UPU | 2014-01-30 | 中心加工装置(信息处理器)；计算机；笔记本电脑；微处理机；计算机外围设备；数据处理设备；网络通讯设备；车辆用导航仪器(随车计算机)；手提电话；集成电路； | 查看详情 |
上海芯豪微电子有限公司的专利信息
| 序号 | 公布号 | 发明名称 | 公布日期 | 摘要 |
| 1 | CN106201913A | 一种基于指令推送的处理器系统和方法 | 2016.12.07 | 本发明提供了一种处理器系统和方法，应用于处理器及计算机领域时，缓存系统可向处理器核主动推送指令，避免 |
| 2 | CN106201914A | 一种基于指令和数据推送的处理器系统和方法 | 2016.12.07 | 本发明提供了一种处理器系统和方法，应用于处理器及计算机领域时，缓存系统可向处理器核主动推送指令和数据 |
| 3 | CN103176914B | 一种低缺失率、低缺失惩罚的缓存方法和装置 | 2016.12.21 | 一种低缺失率、低缺失惩罚的缓存方法和装置，应用于处理器领域时能在处理器核执行指令前，将所述指令填充到 |
| 4 | CN102855121B | 分支处理方法与系统 | 2017.04.19 | 一种控制处理器流水线操作的方法。该处理器连接一个包含可执行的计算机指令的存储器。该方法包括判断处理器 |
| 5 | CN103513958B | 高性能指令缓存系统和方法 | 2017.01.25 | 一种高性能指令缓存系统和方法，应用于处理器领域时能在处理器核执行指令前，将所述指令填充到所述处理器核 |
| 6 | CN106293624A | 一种数据地址产生系统和方法 | 2017.01.04 | 本发明提供了一种自动学，记录，产生数据地址的方法与系统。应用于处理器领域时能在处理器核执行数据读取指 |
| 7 | CN106155946A | 基于信息推送的信息系统和方法 | 2016.11.23 | 本发明提供了一种信息处理系统和方法，由独立的地址产生器产生存储器地址访问存储器，读取信息供处理器执行 |
| 8 | CN106155928A | 一种存储层次预取系统和方法 | 2016.11.23 | 本发明提供了一种存储层次预取系统和方法，能根据初始地址持续产生预测地址并对预测地址进行筛选，通过筛选 |
| 9 | CN106066787A | 一种基于指令和数据推送的处理器系统和方法 | 2016.11.02 | 本发明提供了一种处理器系统和方法，应用于处理器及计算机领域时，缓存系统可向处理器核主动推送指令和数据 |
| 10 | CN105988774A | 一种多发射处理器系统和方法 | 2016.10.05 | 本发明提供了一种多发射处理器系统和方法，应用于处理器领域时能在处理器核执行指令前，将所述指令填充到所 |
| 11 | CN105893319A | 一种多车道/多核系统和方法 | 2016.08.24 | 本发明提供了一种多车道/多核系统和方法。所述多车道/多核系统包含多个车道/处理器核，每个车道/处理器 |
| 12 | CN102841865B | 高性能缓存系统和方法 | 2016.02.10 | 本发明给出了一个包含了一个处理器核和一个缓存控制单元数字系统。该处理器核连接一个包含数据的第一存储器 |
| 13 | CN102110058B | 一种低缺失率、低缺失惩罚的缓存方法和装置 | 2016.01.13 | 一种低缺失率、低缺失惩罚的缓存方法和装置，应用于处理器领域时能在处理器核执行指令前，将所述指令及所述 |
| 14 | CN104978282A | 一种缓存系统和方法 | 2015.10.14 | 本发明提供了一种缓存系统和方法，应用于处理器领域时能在处理器核执行指令前，将所述指令及相应数据填充到 |
| 15 | CN102117198B | 一种分支处理方法 | 2015.07.15 | 一种适用于电子计算机/微处理器的分支处理方法，能根据预先计算的分支目标地址获得指令以确保分支指令之后 |
| 16 | CN104731718A | 一种缓存系统和方法 | 2015.06.24 | 本发明提供了一种缓存系统和方法，应用于处理器领域时能在处理器核执行指令前，将所述指令填充到所述处理器 |
| 17 | CN104731719A | 一种缓存系统和方法 | 2015.06.24 | 本发明提供了一种缓存系统和方法，应用于处理器领域时能在处理器核执行指令前，将所述指令填充到所述处理器 |
| 18 | CN102110464B | 宽带读写存储器装置 | 2015.06.10 | 本发明属于集成电路设计领域，提供了一种高读写带宽的存储器装置。具体为对存储器除正常读写口外增加宽带数 |
| 19 | CN104699627A | 一种缓存系统和方法 | 2015.06.10 | 本发明提供了一种缓存系统和方法，应用于处理器领域时能区分数据缓存中位于栈区域和非栈区域的数据，并提供 |
| 20 | CN104679481A | 一种指令集转换系统和方法 | 2015.06.03 | 本发明提供了一种指令集转换系统和方法，能将外部指令转换为内部指令供处理器核执行，且可以通过配置，很方 |
| 21 | CN104679480A | 一种指令集转换系统和方法 | 2015.06.03 | 本发明提供了一种指令集转换系统和方法，能将外部指令转换为内部指令供处理器核执行，且可以通过配置，很方 |
| 22 | CN104657285A | 一种数据缓存系统和方法 | 2015.05.27 | 本发明提供了一种数据缓存系统和方法，应用于处理器领域时能在处理器核执行数据读取指令前，将所述指令需要 |
| 23 | CN104636268A | 一种可重构缓存组织结构 | 2015.05.20 | 本发明提供了一种可重构缓存组织结构，应用于处理器领域时能根据配置提供不同数目路组结构的缓存，并将连续 |
| 24 | CN102313870B | 集成电路并行测试方法、装置和系统 | 2015.05.06 | 一种集成电路测试方法、装置和系统，在共用基底上包含有复数个被测单元和复数个被测单元运行结果比较装置， |
| 25 | CN101799750B | 一种数据处理的方法与装置 | 2015.05.06 | 一种数据处理的方法与装置，根据特定规则对运行于串行连接多处理器核结构上的程序代码进行分割，使所述串行 |
| 26 | CN104424128A | 变长指令字处理器系统和方法 | 2015.03.18 | 本发明提供了一种变长指令字处理器系统和方法，应用于处理器领域时能在处理器核执行指令前，将所述指令转换 |
| 27 | CN104424129A | 基于指令读缓冲的缓存系统和方法 | 2015.03.18 | 本发明提供了一种基于指令读缓冲的缓存系统和方法，应用于处理器领域时能在处理器核执行指令前，将所述指令 |
| 28 | CN104424132A | 高性能指令缓存系统和方法 | 2015.03.18 | 一种高性能指令缓存系统和方法，应用于处理器领域时能在处理器核执行指令前，将所述指令填充到所述处理器核 |
| 29 | CN104424158A | 基于通用单元的高性能处理器系统和方法 | 2015.03.18 | 本发明提供了一种基于通用单元的高性能处理器系统和方法，可以根据需要被同时配置为多种不同的处理器结构； |
| 30 | CN102141905B | 一种处理器体系结构 | 2015.02.25 | 一种可以从存储器直接向运算单元提供操作数，并将运算单元执行结果写回存储器的处理器体系结构，没有对操作 |
| 31 | CN101782893B | 可重构数据处理平台 | 2014.12.24 | 本发明提出一种可重构数据处理平台，由可重构普适数字数据处理块、可重构存储器和可重构控制单元构成，可以 |
| 32 | CN104050092A | 一种数据缓存系统及方法 | 2014.09.17 | 本发明提供了一种数据缓存系统及方法。在本发明提供的数据缓存系统及方法中，利用在指令缓存或数据轨道表中 |
| 33 | CN103984647A | 存储表替换方法 | 2014.08.13 | 本发明提供了一种存储表替换方法，所述存储表替换方法通过索引表存储存储表中存储单元的循迹地址，同时通过 |
| 34 | CN103984526A | 一种指令处理系统及方法 | 2014.08.13 | 本发明提供了一种指令处理系统及方法。使用本发明提供方法或应用本发明提供的系统，通过对轨道表的循迹，可 |
| 35 | CN103984636A | 存储结构及信息存储、读取、寻址方法 | 2014.08.13 | 本发明提供了一种存储结构及信息存储、读取、寻址方法中，通过第一存储表每行的存储单元顺序存储信息，防止 |
| 36 | CN103984525A | 指令处理系统及方法 | 2014.08.13 | 本发明提供了一种指令处理系统及方法。在本发明提供的指令处理系统及方法中，通过指令控制器根据轨道表中存 |
| 37 | CN103984637A | 一种指令处理系统及方法 | 2014.08.13 | 本发明提供了一种指令处理系统及方法。使用本发明提供方法或应用本发明提供的系统，通过对轨道表的循迹，可 |
| 38 | CN103984523A | 多发射指令处理系统及方法 | 2014.08.13 | 本发明提供了一种多发射指令处理系统及方法，所述多发射指令处理系统包括：处理器，所述处理器能够在同一时 |
| 39 | CN103838550A | 一种分支处理系统和方法 | 2014.06.04 | 一种分支处理系统和方法。该系统和方法包括在处理器执行指令前将所需指令预取到缓存中；判断处理器即将执行 |
| 40 | CN101763901B | 在片自测试自修复方法 | 2014.02.12 | 本发明属于集成电路设计领域，具体为一种能够在加电工作的情况下不依赖于外部设备进行芯片的自测试，并能根 |
| 41 | CN103513957A | 高性能缓存系统和方法 | 2014.01.15 | 一种高性能缓存系统和方法，应用于处理器领域时能在处理器核执行指令或访问数据前，将所述指令或数据填充到 |
| 42 | CN103513958A | 高性能指令缓存系统和方法 | 2014.01.15 | 一种高性能指令缓存系统和方法，应用于处理器领域时能在处理器核执行指令前，将所述指令填充到所述处理器核 |
| 43 | CN103514107A | 高性能数据缓存系统和方法 | 2014.01.15 | 一种高性能数据缓存系统和方法，应用于处理器领域时能在处理器核访问数据前，将所述数据填充到所述处理器核 |
| 44 | CN103514105A | 信息处理系统、信息处理方法及存储系统 | 2014.01.15 | 本发明提供了一种信息处理系统、信息处理方法及存储系统，其中，利用扫描器根据当前输出的信息块产生并输出 |
| 45 | CN103513177A | 运算器测试系统及测试方法 | 2014.01.15 | 本发明提供了一种运算器测试系统及测试方法，通过预期结果单元生成预期结果并将这一轮测试的预期结果提供给 |
| 46 | CN101751317B | 多运算单元/多核/众核系统的自测试自修复机制与结构 | 2013.11.20 | 本发明属集成电路领域，具体为一种针对多运算单元/多核/众核系统的自测试自修复机制与结构，包括被测单元 |
| 47 | CN103176914A | 一种低缺失率、低缺失惩罚的缓存方法和装置 | 2013.06.26 | 一种低缺失率、低缺失惩罚的缓存方法和装置，应用于处理器领域时能在处理器核执行指令前，将所述指令填充到 |
| 48 | CN102855121A | 分支处理方法与系统 | 2013.01.02 | 一种控制处理器流水线操作的方法。该处理器连接一个包含可执行的计算机指令的存储器。该方法包括判断处理器 |
| 49 | CN102841865A | 高性能缓存系统和方法 | 2012.12.26 | 本发明给出了一个包含了一个处理器核和一个缓存控制单元数字系统。该处理器核连接一个包含数据的第一存储器 |
| 50 | CN102541462A | 宽带读写存储器装置 | 2012.07.04 | 本发明属于集成电路设计领域。一种存储装置包括存储阵列、第一读出端口、第二读出端口和一个控制输入端口。 |
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